| Resumo: | The growing demand for system-on-Chip (SoC) time-to-market reduction leads to relevant changes in the way such systems are designed. One of the critical components in any SoC is the intra-chip architecture employed to enable communication among the SoC processing elements. Traditionally, intra-chip communication architectures are implemented based on multipoint structures such as shared busses. However, as SoC complexity grows following the silicon technology evolution, busses tend to display growing limitations related to figures like scalability, power consumption and degree of parallelism. Due to these limitations, structures like networks-on-chip (NoCs) have gained attention as ways to allow overcoming the limitations due to the use of shared busses. NoCs enlarge the design search space of intra-chip communication architectures and bring forward a set of advantages when compared to shared busses, including more systematic methods to scale communication bandwidth, reduction of global wiring, pointto- point multiple wires leading to power reduced interconnect and the capacity to easily define the degree of parallelism in communication. The NoC design process has been a target for academic and industrial efforts. This work contributes with an evaluation of a design process that has found growing acceptance, the behavioral synthesis. This is corroborated by the current availability of several commercial CAD tools that support it. The specific design process employed here is the one supported by the Cynthesizer environment of FORTE Design Systems. This environment was neither conceived with specific facilities for the design of intra-chip communication architectures nor has any associated design framework for this task. However, the easiness with which Cynthesizer allows the modeling of such structures rendered makes it interesting to perform the cited evaluation work. To do so, case studies of 2D torus topology NoCs were selected. This topology is not quite explored in the literature as a target of NoCs. The main contributions of this work are the evaluation results of using behavioral synthesis methods to produce intra-chip communication structures and the adaptation of deadlock-free algorithms for the chosen topology. These algorithms were originally proposed for networks with 2D mesh and unidirectional 2D torus topologies which have been adapted for a 2D bidirectional torus topology. As a result of the evaluation it is possible to conclude that the current state of the art in behavioral synthesis needs to evolve to include processes for the generation and optimization of intra-chip communication architectures. The obtained results are significantly inferior in terms of area overhead and speed when compared to implementations starting from handwritten RTL code, even after significant optimizations and design space exploration. This work demonstrated however a positive factor of using behavioral synthesis, which is the easiness to model and evaluating routing algorithms.
A crescente demanda pela redução do time-to-market para SoCs (System-on-chip) leva a mudanças essenciais na maneira como esses sistemas são concebidos. Um dos componentes críticos em qualquer SoC é a arquitetura interna de comunicação entre módulos do sistema. Tradicionalmente, estas são implementadas como arquiteturas de comunicação baseadas em barramentos. Contudo, a medida que a complexidade de SoCs cresce com a evolução tecnológica, barramentos apresentam crescentes limitações com relação a escalabilidade, consumo de potência e paralelismo. Devido a estas limitações, estruturas do tipo redes intrachip ou NoCs (Networks-on-Chip) têm ganho crescente destaque como forma de permitir superar as limitações derivadas do uso de barramentos em SoCs. Tais redes ampliam o espaço de soluções de projeto de estruturas de comunicação intrachip e trazem como vantagem largura de banda escalável de forma mais sistemática, o uso de conexões ponto a ponto curtas com menor dissipação de potência e a capacidade de facilmente definir o grau de paralelismo da comunicação. O processo de projeto de NoCs tem sido alvo de esforços da indústria e do meio acadêmico e este trabalho contribui com a avaliação de um processo de projeto que está retomando força com ferramentas comerciais, a síntese comportamental. O processo de projeto avaliado aqui, especificamente aquele ao qual dá suporte o ambiente Cynthesizer da FORTE Design Systems, não foi concebido para dar suporte ao projeto de arquiteturas de comunicação intrachip e não possui associados arcabouços de projeto para tal tarefa. No entanto, a facilidade de modelagem dessas estruturas mostrou-se atraente para realizar tal avaliação. Para tanto, foram escolhidos estudos de caso de NoCs com topologia toro 2D bidirecionais, pouco exploradas na literatura. Como contribuições deste trabalho cita-se a avaliação da síntese comportamental para o projeto de NoCs e a adaptação de algoritmos livres de (deadlocks) da literatura. Tais algoritmos foram propostos para redes de topologia malha e para toro unidirecional, e neste trabalho realizaram-se adaptações para uso destes em redes toro bidirecionais. Como resultado da avaliação, conclui-se que o estado da arte da síntese comportamental ainda precisa avançar e incluir processos para a geração e otimização de arquiteturas de comunicação intrachip. Os resultados obtidos são significativamente inferiores àqueles derivados de codificação direta no estilo RTL em termos de área e velocidade, mesmo depois de aplicado esforços significativos de otimização de código e exploração do espaço de projeto. Este trabalho demonstrou, contudo um fator positivo da síntese comportamental, qual seja a facilidade de modelagem e avaliação de algoritmos de roteamento. |
