Please use this identifier to cite or link to this item: http://hdl.handle.net/10923/1529
Type: masterThesis
Title: Implementação e avaliação de métodos para confiabilidade de redes intra-chip
Author(s): Silva, Alzemiro Henrique Lucas da
Advisor: Moraes, Fernando Gehm
Publisher: Pontifícia Universidade Católica do Rio Grande do Sul
Graduate Program: Programa de Pós-Graduação em Ciência da Computação
Issue Date: 2010
Keywords: INFORMÁTICA
REDES DE COMPUTADORES
ARQUITETURA DE REDES
TOLERÂNCIA A FALHAS (INFORMÁTICA)
CONFIABILIDADE DE SISTEMAS
Abstract: As inovações na fabricação de circuitos integrados têm reduzido continuamente o tamanho dos componentes, permitindo um aumento na densidade lógica de sistemas eletrônicos complexos, denominados SoCs (Systems‐on‐a‐Chip), mas afetando também a confiabilidade destes componentes. Barramentos globais utilizados para interconexão de componentes em um chip estão cada vez mais sujeitos aos efeitos de crosstalk, que podem causar atrasos e picos nos sinais. Este trabalho apresenta e avalia diferentes técnicas para tolerância a falhas em redes intra‐chip, nos quais a rede é capaz de manter o mesmo desempenho da rede original mesmo na ocorrência de falhas. Quatro técnicas são apresentadas e avaliadas em termos de consumo adicional de área, latência dos pacotes, consumo de potência e análise de defeitos residuais. Os resultados demonstram que o uso de codificação CRC nos enlaces é vantajoso quando o mínimo acréscimo de área e consumo de potência é o principal objetivo. Entretanto, cada um dos métodos apresentados neste trabalho tem as suas próprias vantagens e podem ser utilizados dependendo da aplicação alvo.
The innovations on integrated circuit fabrics are continuously reducing components size, which increases the logic density of systems‐on‐chip (SoC), but also affect the reliability of these components. Chip‐level global buses are especially subject to crosstalk faults, which can lead to increased delay and glitches. This work evaluates different fault tolerant approaches for Networkson‐ chip (NoCs) such that the network can maintain the original network performance even in the presence of faults. Four different approaches are presented and evaluated in terms of area overhead, packet latency, power consumption, and residual fault coverage. Results demonstrate that the use of CRC coding at each link is preferred when minimal area and power overhead are the main goals. However, each one of the methods presented here has its own advantages and can be applied depending on the target application.
URI: http://hdl.handle.net/10923/1529
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