Please use this identifier to cite or link to this item: http://hdl.handle.net/10923/1557
Type: masterThesis
Title: Estimativa e redução da dissipação de potência em redes intra-chip com chaveamento por pacotes
Author(s): Guindani, Guilherme Montez
Advisor: Moraes, Fernando Gehm
Publisher: Pontifícia Universidade Católica do Rio Grande do Sul
Graduate Program: Programa de Pós-Graduação em Ciência da Computação
Issue Date: 2008
Keywords: INFORMÁTICA
REDES DE COMPUTADORES
ARQUITETURA DE REDES
Abstract: The main cost functions in VLSI design during the 90’s were silicon area, performance, cost and reliability. Power dissipation and energy consumption were a secondary concern. For example, some Intel processors could dissipate more than 120 watts. Mobile computing changes this scenario, making energy consumption and battery life a primary concern. A first move to reduce power is to integrate most of the system functions together in a single integrated circuit, leading to the SoC concept. Due to number of functions integrated in modern SoCs, networks on chip (NoCs) are becoming the preferred communication infrastructure due to their scalability and communication parallelism. Current power estimation models for NoCs capitalize mostly in the volume of information transmitted through the network. This work proposes a more precise NoC power estimation model, based in the buffer reception rates, according to the traffic scenario applied to the network. Results show the accuracy of the model compared to industrial power estimation tools, with an error inferior to 10%, with reduced execution time. Compared to a volume based estimation method, it was possible to demonstrate the weakness of such methods, even if they are faster to generate results. The proposed model is integrated into the ATLAS framework, providing designers a path to evaluate power and energy of automatically generated NoCs. Additionally, this work evaluates the dissipation of each Hermes internal component, with and without power reduction techniques.
No passado, as maiores preocupações de um projetista VLSI compreendiam área de silício, desempenho, custo e confiabilidade. A dissipação de potência e a energia consumida pelo circuito ocupavam uma posição secundária no projeto do mesmo. A computação móvel mudou este cenário, trazendo a dissipação de potência e o consumo de energia de um circuito como preocupações primárias, visando principalmente aumentar a vida útil das baterias do dispositivo. A primeira medida para reduzir a potência do circuito é agregar diversas funções, que antes estariam em circuitos independentes, em um mesmo circuito, criando o conceito de SoC. Devido ao número de funções integradas nos SoCs modernos, as redes intra-chip (NoCs) estão sendo mais utilizadas devido a sua escalabilidade e paralelismo de comunicação. Os modelos atuais de estimativa da dissipação de potência nas NoCs utilizam como principal métrica o volume de dados transmitidos na rede. Este trabalho propõe um modelo para estimativa da dissipação de potência em uma rede intra-chip mais preciso, baseado nas taxas de recepção nos buffers de cada roteador da rede durante a transmissão do tráfego avaliado. Resultados mostram um erro de no máximo 10% em comparação com uma ferramenta comercial de estimativa de dissipação de potência, reduzindo o tempo de estimativa. Comparando o modelo proposto com modelos baseados em volume de dados, podemos verificar a imprecisão dos modelos de volume, mesmo que estes apresentem tempo de resposta melhores. O modelo proposto foi integrado ao framework ATLAS, permitindo que os projetistas avaliem a potência dissipada para as NoCs e tráfegos gerados neste framework. Além disto, este trabalho apresenta a avaliação da dissipação de potência da NoC Hermes, avaliando a aplicação de técnicas de redução de potência em circuitos CMOS sobre a rede.
URI: http://hdl.handle.net/10923/1557
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