Utilize este identificador para citar ou criar um atalho para este documento: http://hdl.handle.net/10923/1656
Tipo: masterThesis
Título: Estratégias para otimização de desempenho em redes intra-chip: implementação e avaliação sobre as redes Hermes
Autor(es): Carara, Everton Alceu
Orientador: Moraes, Fernando Gehm
Editora: Pontifícia Universidade Católica do Rio Grande do Sul
Programa: Programa de Pós-Graduação em Ciência da Computação
Data de Publicação: 2008
Palavras-chave: INFORMÁTICA
ARQUITETURA DE REDES
COMUNICAÇÃO DE DADOS
ROTEAMENTO - REDES DE COMPUTADORES
Resumo: Os ganhos de desempenho proporcionados pelas arquiteturas paralelas não estão relacionados somente ao poder computacional dos vários elementos de processamento. A arquitetura de interconexão, responsável pela intercomunicação dos elementos de processamento, tem um papel relevante no desempenho geral do sistema. Redes intra-chip (NoCs) podem ser vistas como a principal arquitetura de interconexão responsável pelo futuro das tecnologias multiprocessadas, as quais estão rapidamente prevalecendo em SoCs. Atualmente, existem inúmeros projetos de NoCs disponíveis, os quais focam diferentes aspectos desse tipo de arquitetura de interconexão. Alguns aspectos relevantes considerados durante o projeto de NoCs são a capacidade de atingir QoS (Quality-of-Service), a redução de latência, a redução do consumo de energia e o mapeamento de aplicações. Este trabalho propõem diversos mecanismos para otimizar o desempenho das NoCs, contribuindo para que elas tornem-se a arquitetura de interconexão prevalente em SoCs multiprocessados modernos. Os mecanismos propostos abrangem diferentes aspectos relativos à otimização de desempenho como latência, vazão, contenção e tempo total para a transmissão de conjuntos de pacotes. As avaliações realizadas apresentam ganhos de desempenho relativos a todos mecanismos propostos, comprovando a eficiência dos mesmos.
Performance gains provided by multiprocessor architectures are not only related to the computational power of the several processing elements. The interconnection architecture, responsible by the communication among the several processing elements, has an important contribution in the overall performance. NoCs can be seen as the main interconnection architecture responsible by the future of the multiprocessed technologies, which are rapidly prevailing in SoCs. A considerable number of NoC designs are available, focusing on different aspects of this type of communication infrastructure. Example of relevant aspects considered during NoC design are quality-of-service achievement, the choice of synchronization method to employ between routers, latency reduction, power consumption reduction and application modules mapping. This work proposes several mechanisms to optimize NoC performance, contributing for them to become the prevalent interconnection architecture in modern multiprocessed SoCs. The proposed mechanisms include different aspects of performance optimization like latency, throughput, contention and total time to transmit sets of packets. The conducted evaluations show performance gains in all proposed mechanisms, demonstrating their efficiency.
URI: http://hdl.handle.net/10923/1656
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