Por favor, use este identificador para citar o enlazar este ítem: http://hdl.handle.net/10923/3179
Tipo: masterThesis
Título: Validação de uma técnica para o aumento da robustez de soc’s a flutuações de tensão no barramento de alimentação
Autor(es): Moraes, Marlon Leandro
Orientador: Vargas, Fabian Luis
Editor: Pontifícia Universidade Católica do Rio Grande do Sul
Programa: Programa de Pós-Graduação em Engenharia Elétrica
Fecha de Publicación: 2008
Palabras clave: ENGENHARIA ELÉTRICA
CIRCUITOS INTEGRADOS
SISTEMAS ELETRÔNICOS
ELETROMAGNETISMO
TOLERÂNCIA A FALHAS (INFORMÁTICA)
Resumen: Tendo em vista que o barramento de alimentação (VCC e Gnd) afeta diretamente a integridade de sinal de sistemas em chip (Systems-on-Chip, SoC) através de oscilações de tensão que podem induzir a erros funcionais, este trabalho tem por objetivo validar uma técnica inovadora, denominada CDCDC (Clock Duty Cycle Dynamic Control). Esta técnica visa aumentar a robustez de circuitos integrados (CI) digitais síncronos a tais oscilações de tensão. A técnica em questão realiza o controle dinâmico do ciclo de trabalho (duty-cycle) do sinal de relógio (clock) de acordo com a presença de perturbações (ruídos) nas linhas de alimentação. Este controle dinâmico do sinal de relógio realiza o prolongamento ou a redução do ciclo de trabalho, permitindo assim que o circuito síncrono apresente uma maior robustez às flutuações dos níveis de tensão nas linhas de alimentação, sem que haja redução da freqüência do sinal de relógio. Garante-se desta forma, a manutenção do desempenho do sistema mesmo quando este estiver operando em ambientes expostos ao ruído. Considerando que a interferência eletromagnética (EMI) é uma das principais causas de oscilações no barramento de alimentação de circuitos integrados (CI’s), o que por sua vez compromete drasticamente a confiabilidade dos sistemas através da redução da margem de sinal/ruído, este trabalho tem por objetivo validar a utilização da técnica CDCDC para o aumento da robustez de CI’s operando expostos à EMI.
Considering that the power-supply bus (VCC and Gnd) can degrade signal integrity of Systems-on-Chip (SoC) by means of voltage oscillations that conduct to functional failure, the goal of this work is validate a new technique, named CDCDC (Clock Duty Cycle Dynamic Control), which aims at improving digital synchronous integrated circuits (IC) robustness to this kind of disruption. The considered technique performs the dynamic control of the clock duty cycle according to the presence of perturbations (noise) on the power-bus. This dynamic control of the clock signal performs the stretching or shrinking of the duty cycle, which allows the synchronous circuit to present higher robustness to power-supply fluctuations, while maintaining the same clock pace. Conversely, conventional approaches, in this case, use to reduce clock rate to ensure proper signal integrity. Considering that the electromagnetic interference (EMI) is one of the main sources of voltage oscillations in the power-bus of integrated circuits (ICs), which in turn may compromise the reliability of electronic systems due to the reduction of signal-to-noise ratio, this work aims at validating the use of the CDCDC technique to increase the robustness of ICs operating under the EMI exposition.
URI: http://hdl.handle.net/10923/3179
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