Por favor, use este identificador para citar o enlazar este ítem: http://hdl.handle.net/10923/10899
Tipo: masterThesis
Título: Development of a test methodology for FinFET-Based SRAMs
Autor(es): Medeiros, Guilherme Cardoso
Orientador: Bolzani, Leticia Maria Veiras
Editor: Pontifícia Universidade Católica do Rio Grande do Sul
Programa: Programa de Pós-Graduação em Engenharia Elétrica
Fecha de Publicación: 2017
Palabras clave: CIRCUITOS INTEGRADOS
SENSORES ELETRÔNICOS
ENGENHARIA ELETRÔNICA
Resumen: Miniaturização tem sido adotada como o principal objetivo da indústria de Circuitos Integrados (CIs) nos últimos anos, uma vez que agrega muitos benefícios tais como desempenho, maior densidade, e baixo consumo de energia. Junto com a miniaturização da tecnologia CMOS, o aumento na quantidade de dados a serem armazenados no chip causaram a ampliação do espaço ocupado por memórias do tipo Static Random-Access Memory (SRAM) em System-on-Chips (SoCs). Tal miniaturização e evolução da nanotecnologia proporcionou muitas revoluções na indústria de semicondutores, tornando necessário também a melhoria no processo de fabricação de CIs. Devido a sensibilidade causada pela miniaturização e pelas variabilidades de processo de fabricação, eventuais defeitos introduzidos durante fabricação podem danificar o CI, afetando o nível de confiabilidade do CI e causando perdas no rendimento por die fabricado. A miniaturização adotada pela indústria de semicondutores impulsionou a pesquisa de novas tecnologias visando a substituição de transistores do tipo CMOS. Transistores FinFETs, devido a suas propriedades elétricas superiores, emergiram como a tecnologia a ser adotada pela indústria. Com a fabricação de memórias utilizando a tecnologia FinFET, surge a preocupação com testes de memória, uma vez que modelos de falhas e metodologias de teste utilizados para tecnologias planares podem não ser suficientes para detectarem todos os defeitos presented em tecnologias multi-gate. Uma vez que esta nova tecnologia pode ser afetada por novos tipos de falhas, testes que dependem da execução de operações, métodos de endereçamento, checagem de padrões, e outros tipos de condições de estímulo, podem deixar de serem estratégias confiáveis para o teste dos mesmos.Neste contexto, este trabalho de mestrado propõe uma metodologia baseada em hardware para testar memórias em FinFET que monitore parâmetros do bloco de memória e gere sinais baseados nessas características. Através do uso de sensores que monitoram os parâmetros do circuito (como consumo de corrente, tensão nas bit lines) e detectam mudanças dos padrões monitorados, os sensores criam pulsos que representam essas variações. Esses pulsos são modulados usando técnicas de modulação. Uma vez que defeitos resistivos alteram os parâmetros monitorados, células afetadas por esses defeitos apresentam diferentes sinais modulados, validando a metodologia proposta e permitindo a detecção destes defeitos e consequentemente aumentando o yield de fabricação e a confiabilidade do circuito ao longo da sua vida. A metodologia baseada em hardware proposta neste trabalho foi implementada utilizando sensores integrados no próprio CI, e foi dividida em duas abordagens: monitoramento de consumo de corrente e monitoramento da tensão nas bit lines. Cada abordagem foi validada com a injeção de 12 defeitos resistivos de diferentes naturezas e localizações, a após validados considerando diferentes temperaturas de operação e o impacto da variação de processo de fabricação.
Miniaturization has been the industry’s main goal over the last few years, as it brings benefits such as high performance and on-chip integration as well as power consumption reduction. Alongside the constant scale-down of Integrated Circuits (ICs) technology, the increasing need to store more and more information has resulted in the fact that Static Random Access Memories (SRAMs) occupy great part of Systems-on-Chip (SoCs). The constant evolution of nanotechnology brought many revolutions to semiconductors, making it also necessary to improve the integrated circuit manufacturing process. Therefore, the use of new, complex processing steps, materials, and technology has become necessary. The technology-shrinking objective adopted by the semiconductor industry promoted research for technologies to replace CMOS transistors. FinFET transistors, due to their superior electrical properties, have emerged as the technology most probably to be adopted by the industry. However, one of the most critical downsides of technology scaling is related to the non-determinism of device’s electrical parameters due to process variation. Miniaturization has led to the development of new types of manufacturing defects that may affect IC reliability and cause yield loss. With the production of FinFET-based memories, there is a concern regarding embedded memory test and repair, because fault models and test algorithms used for memories based on conventional planar technology may not be sufficient to cover all possible defects in multi-gate memories. New faults that are specific to FinFETs may exist, therefore, current test solutions, which rely on operations executing specific patterns and other stressing conditions, may not stand to be reliable tools for investigating those faults.In this context, this work proposes a hardware-based methodology for testing memories implemented using FinFET technology that monitors aspects of the memory array and creates output signals deriving from the behavior of these characteristics. Sensors monitor the circuit’s parameters and upon changes from their idle values, create pulses that represent such variations. These pulses are modulated applying the pulse width modulation techniques. As resistive defects alter current consumption and bit line voltages, cells affected by resistive defects present altered modulated signals, validating the proposed methodology and allowing the detection of these defects. This further allows to increase the yield after manufacturing and circuit reliability during its lifetime. Considering how FinFET technology has evolved and the likelihood that ordinary applications will employ FinFET-based circuits in the future, the development of techniques to ensure circuit reliability has become a major concern. The presented hardware-based methodology, which was implemented using On-Chip Sensors, has been divided in two approaches: monitoring current consumption and monitoring the voltage level of bit lines. Each approach has been validated by injecting a total of 12 resistive defects, and evaluated considering different operation temperatures and the impact of process variation.
URI: http://hdl.handle.net/10923/10899
Aparece en las colecciones:Dissertação e Tese

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