Please use this identifier to cite or link to this item: http://hdl.handle.net/10923/3203
Type: masterThesis
Title: Teste de SRAMs baseado na integração de March teste e sensores de corrente on-chip
Author(s): Chipana Quispe, Raúl Darío
Advisor: Vargas, Fabian Luis
Publisher: Pontifícia Universidade Católica do Rio Grande do Sul
Graduate Program: Programa de Pós-Graduação em Engenharia Elétrica
Issue Date: 2010
Keywords: ENGENHARIA ELÉTRICA
MICROELETRÔNICA
CIRCUITOS INTEGRADOS
CIRCUITOS ELETRÔNICOS
TOLERÂNCIA A FALHAS (INFORMÁTICA)
ALGORITMOS
Abstract: Currently it’s possible to observe that the area devoted to memory elements in embedded systems (Systems-on-Chip, SoC) occupies the largest portion of the integrated circuits and due to the advance in Very Deep Sub-Micron (VDSM) technology is possible to integrate millions of transistors on a single area. The high integration causes new types of defects not only during the fabrication, but also during the lifetime of memories. These new challenges require the development of new methodologies to test SRAMs able not only to detect faults associated with functional models in memories, but also associated with resistive-open defects. In this context, the development of more efficient and effective methodologies is extremely important to ensure the quality of the manufacturing process and the field operation. Thus, the objective of this work is to develop an innovative test technique based simultaneously on the coupling of existing March tests with built-in current sensors to monitor static current dissipation. The validation of the test methodology proposed in this work was based on electrical simulations of a SRAM, where resistors were placed into cells to induce abnormal current consumption. Simulations were performed in HSPICE and COSMOS under the Synopsys framework. From the obtained results, we verify the detection capability of the proposed test strategy with respect to permanent faults generated in the SRAM. Clearly, the advantage of the proposed methodology was the reduced test complexity, i. e., the reduced test application time required to detect the target faults in comparison with existing algorithms, while maintaining the same fault coverage.
Atualmente é possível observar que a área dedicada a elementos de memória em sistemas embarcados (Systems-on-Chip, SoC) ocupa a maior porção dos circuitos integrados e com o avanço da tecnologia Very Deep Sub-Micron (VDSM), é possível integrar milhões de transistores em uma única área de silício. O fato desta elevada integração faz com que surjam novos tipos de defeitos durante a fabricação das memórias. Assim estes novos desafios exigem o desenvolvimento de novas metodologias de teste de SRAMs capazes não só de detectarem defeitos associados a modelos funcionais, e também associados a resistive-open defects. Neste contexto, o desenvolvimento de novos e mais eficientes metodologias de teste de memória é extremamente importante para garantir tanto a qualidade do processo de fabricação como o seu correto funcionamento em campo. Assim, o objetivo deste trabalho é desenvolver uma metodologia de teste que combina um algoritmo simplificado de March com sensores on-chip que monitoram o consumo de corrente estática da memória. A avaliação da viabilidade e eficiência da metodologia de teste proposta neste trabalho foi feita baseada em simulações elétricas de modelos de falhas aplicadas a um bloco de SRAM. Estas simulações foram desenvolvidas com HSPICE e CosmosScope em ambiente Synopsys. A partir dos resultados obtidos, foi possível verificar a capacidade de detecção das falhas permanentes modeladas. A vantagem desta metodologia reside no desenvolvimento de um algoritmo híbrido de teste de memórias baseado fundamentalmente nos monitoramentos da tensão (através de elementos March) e da corrente estática (através de sensores de corrente on-chip).O resultado desta combinação é um novo algoritmo de teste de SRAMs menos complexo, isto é, capaz de detectar falhas em menor tempo de teste quando comparado com algoritmos existentes, ao passo que garante a mesma cobertura de falhas.
URI: http://hdl.handle.net/10923/3203
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