| Resumen: | Digital Video Broadcasting – Satellite Generation 2 (DVB-S2) standard is widely adopted for militar and civil communication. Due to the long distance between transmitter and receiver, satellite communication links operate with low signal to noise ratio. Forward Error Correction (FEC) techniques are of particular importance for DVBS2 systems, ensuring the desired performance. This dissertation presents the development of a core, in hardware description language, of a LDPC (Low-Density Parity-Check) codec compatible with the DVB-S2 standard. The developed core operates with two sizes of frames and twenty-one encoding rates, as defined in the DVB-S2 standard. The dissertation addresses the main challenges regarding the codec implementation and how they are faced. Three versions of the proposed architecture are implemented and evaluated. Each version uses a different numerical representation for the codec variables. VHDL simulation results are compared with simulations in C programming language, which uses floating point. The results show that the proposed core has equivalent or superior performance to those works reported in the literature when using the architecture with the smallest numerical representation. However, when evaluated the architecture with the highest numerical representation, the obtained FEC performance is significantly better than those presented in the literature, and are close to the results obtained with 64 bits floating point representation. In addition to the performance evaluation, the use of the FPGA (Field- Programmable Gate Array) resources are presented for each one of the three implemented architectures. The analysis of performance versus FPGA resources is addressed.
O padrão Digital Video Broadcasting – Satellite Generation 2 (DVB-S2) é amplamente utilizado em comunicações via satélite, para operações nas áreas de defesa e de comunicação civil. Devido à distância entre transmissor e receptor, enlaces de comunicação via satélite operam com baixa relação sinal-ruído. Técnicas de Forward Error Correction (FEC) são de particular importância no desempenho de sistemas DVB-S2, garantindo a performance desejada. Esta dissertação de mestrado apresenta o desenvolvimento de um core, em lógica programável, de um codec LDPC (Low-Density Parity-Check) compatível com o padrão DVB-S2. O core opera com os dois tamanhos de frames e as vinte e uma taxas de codificação previstas no padrão. A dissertação aborda os principais desafios de implementação do codec em hardware e como os mesmos são enfrentados. Três versões da arquitetura proposta são implementadas e avaliadas, utilizando diferentes representações numéricas das variáveis do sistema, em ponto fixo. Os resultados de simulação do core VHDL são balizados através de simulações em linguagem de programação C, utilizando ponto flutuante. Os resultados obtidos demonstram que o core proposto apresenta desempenho equivalente ou superior aos relatados em literatura quando utilizada a menor representação numérica implementada. No entanto, quando avaliada a arquitetura de maior representação numérica, os resultados do core proposto nesta dissertação são significantemente superiores aos apresentados em literatura, e próximos aos resultados obtidos nas simulações em C, utilizando representação de 64 bits em ponto flutuante. Além das avaliações de desempenho, são apresentados os recursos de hardware utilizados para cada uma das três implementações propostas, sendo realizada a análise quanto a desempenho versus ocupação de recursos FPGA (Field-Programmable Gate Array). |
