| Abstract: | Este trabalho de conclusão de curso (TCC) aborda o desenvolvimento de um acelerador de hardware para aprendizado de máquina, com foco em redes neurais convolucionais (CNNs). O problema central abordado é a necessidade de acelerar o processamento de CNNs em hardware dedicado, visando melhorar a eficiência e o desempenho dessas redes. O objetivo estratégico deste trabalho é desenvolver um ambiente de exploração para CNNs em nível RTL, permitindo a análise e otimização de desempenho. Para atender a este problema, foi utilizado como base o acelerador 2D WS sistólico desenvolvido no grupo de pesquisa. Esse acelerador, denominado CONVWS, foi projetado para realizar operações de convolução em CNNs de apenas 1 camada, utilizando uma arquitetura de memória específica, com módulos de memória para pesos e viés, bem como para os mapas de características. Assim para prover um ambiente de exploração para CNNs, o trabalho contou com três frentes de desenvolvimentismo. A primeira foi relacionada à arquitetura de memória, que separou pesos e bias dos mapas de características (IFMAP e OFMAMP), requerendo domínio de memórias embarcadas em dispositivos FPGAs e modificações no acelerador de referências para adequar o mesmo a esta nova arquitetura. A segunda frente de trabalho foi relacionado à interconexão de diversos aceleradores, de forma a implementar um CNN com diversas camadas. Finalmente a terceira frente de trabalho correspondeu ao projeto e integração das camadas max polling e fully connected, permitindo o desenvolvimento de redes completas. É importante destacar que o código VHDL do acelerador é parametrizável e integrado ao TensorFlow, permitindo a exploração de arquiteturas de CNNs. O trabalho foi validado por simulação RTL, e prototipado em dispositivos FPGAs. Resultados apresentam dados de desempenho e ocupação de área no FPGA.
This Bachelor Thesis explores the development of a hardware accelerator for machine learning, focusing on convolutional neural networks (CNNs). The central issue addressed is the need to accelerate the processing of CNNs on dedicated hardware, aiming to enhance the efficiency and performance of these networks. The strategic objective of this work is to develop an exploration environment for CNNs at the RTL level, allowing performance analysis and optimization. To address this issue, the 2D WS systolic accelerator developed in the research group was used as the reference design. This accelerator, named CONVWS, was designed to perform convolution operations in CNNs of only one layer, using a specific memory architecture with memory modules for weights, bias, and feature maps. This work had three development fronts to provide an environment for CNNs architecture exploration. The first was related to memory architecture, which separated weights and bias from feature maps (IFMAP and OFMAMP), requiring knowledge of embedded memories in FPGA devices and modifications in the reference accelerator to adapt it to this new architecture. The second front was related to the interconnection of several accelerators to implement a CNN with multiple layers. Finally, the third front corresponded to the design and integration of the max pooling and fully connected layers, enabling the development of complete networks. It is important to highlight that the VHDL code of the accelerator is parameterizable and integrated with TensorFlow, allowing the exploration of CNN architectures. The work was validated through RTL simulation and prototyped on FPGA devices. Results present performance data and FPGA area occupancy. |
