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Tipo: doctoralThesis
Título: Arquitetura GALS pipeline para criptografia robusta a ataques DPA e DEMA
Autor(es): Soares, Rafael Iankowski
Orientador: Calazans, Ney Laert Vilar
Editor: Pontifícia Universidade Católica do Rio Grande do Sul
Programa: Programa de Pós-Graduação em Ciência da Computação
Fecha de Publicación: 2010
Palabras clave: INFORMÁTICA
CRIPTOGRAFIA (COMPUTAÇÃO)
ALGORITMOS (PROGRAMAÇÃO)
Resumen: The last decades have witnessed the growth of the need for secure computing systems for either stocking or processing sensitive information. Currently, the Internet is a primary medium for performing numerous activities such as shopping, banking, stocking personal information, ticket reservation among others. The use of open networks to keep and process such information requires computing systems that may securely deal with confidential information. The design of Systems on Chip (SoCs) that fulfill security requirements requires special communication protocols and the use of cryptography, the science based on arithmetic to hide information. In general, SoCs that use cryptography employ a relatively short text, named cryptographic key, whose secrecy determines the efficiency of the information hiding process. In any cryptosystem, knowing the cryptographic key enables any operation on any information belonging to a given user in a given system. The design of cryptographic algorithms deems to resist to cryptanalysis, the science of breaking encrypted information by exploiting the vulnerabilities of the information hiding process. Although most current cryptographic algorithms are robust to attacks based on the mathematics of cryptography, a new class of cryptanalysis techniques, called Side Channel Attacks (SCAs) allows correlating sensitive information such as cryptographic keys with the physical properties, such as processing time, power consumption and electromagnetic radiation, of the electronic devices supporting such applications. The traditional design flow that uses the synchronous paradigm and CMOS technology favors the leak of information through side channels. The literature abounds with proposals to make cryptosystems robust against SCA attacks. Among the alternatives available to obtain secure cryptographic systems stand out paradigms such as the Globally Asynchronous Locally Synchronous (GALS) and the use of fully asynchronous systems. This thesis proposes a new GALS architecture to enhance the robustness of cryptographic algorithms. It assumes the use of pipelining and asynchronous communication between each pair of neighbor stages. The approach achieves robustness through a combination of hardware replication into pipeline stages, asynchronous communication between such stages and independent variation of operating frequencies at each stage of the pipeline. The results show increased robustness against power consumption and electromagnetic radiation analysis. Moreover, the proposed and prototyped architectures display a significant data throughput improvement, at the cost of increased latency and area, the later caused by the hardware replication strategy. Compared to state-of-art asynchronous logic secure cryptography, the area costs achieved in this thesis are smaller than, or in the worst case compatible to the best proposals, proving that this is an interesting alternative against SCA attacks.
As últimas décadas presenciam uma necessidade crescente por sistemas computacionais que garantam o sigilo de informações, seja durante o processamento ou armazenamento destas. Hoje são comuns atividades como compras, transações bancárias, consulta a informações pessoais e reserva de passagens usando a Internet. O uso de redes abertas exige a transmissão protegida de dados confidenciais. O projeto de sistemas integrados em um único chip (em inglês, SoCs) que atendam a restrições de segurança requer protocolos especiais de comunicação e o emprego de criptografia, a ciência que se baseia na aritmética para ocultar informações. Em geral, SoCs que usam criptografia utilizam um texto relativamente curto, denominado chave criptográfica, cujo segredo condiciona a eficiência do processo de esconder informações. Em todo sistema criptográfico moderno, conhecer a chave criptográfica equivale a ser capaz de efetuar qualquer operação sobre o conjunto de informações de um dado usuário em um dado sistema. Algoritmos de criptografia são desenvolvidos para resistir à criptoanálise, a ciência de violar textos encriptados explorando vulnerabilidades do processo de ocultação de informação. Embora a maioria dos algoritmos atuais seja robusta a ataques baseados na matemática da criptografia empregada, uma nova classe de técnicas de criptoanálise pode ser usada contra suas implementações. Estes são os chamados Ataques por Canais Escondidos ou Laterais (do inglês, Side Channel Attacks, ou SCA), que permitem correlacionar informações sigilosas tal como uma chave criptográfica com propriedades físicas tais como tempo de processamento, consumo de potência e radiação eletromagnética de dispositivos eletrônicos. O fluxo tradicional de projeto que usa o paradigma síncrono e a tecnologia CMOS favorece a fuga de informações por canais escondidos.Várias propostas para imunizar sistemas criptográficos contra ataques SCA existem na literatura. Dentre as alternativas para a obtenção de sistemas criptográficos seguros, destacam-se paradigmas de projeto específicos tais como o Globalmente Assíncrono e Localmente Síncrono (GALS) e o completamente assíncrono. Esta tese propõe uma nova arquitetura GALS para melhorar a robustez de algoritmos criptográficos. Pressupõe-se o emprego de técnicas pipeline e de comunicação assíncrona entre estágios. A robustez é obtida através da combinação de replicação de hardware em estágios pipeline, comunicação assíncrona entre estes estágios e variação independente da freqüência de operação em cada estágio. Os resultados obtidos demonstram um aumento da robustez contra análises de consumo de potência e de radiação eletromagnética nas arquiteturas propostas. Além disso, as arquiteturas apresentam um aumento significativo da vazão de dados, ao custo de um aumento da latência de processamento e da área do circuito, este último provocado pela replicação de hardware. Comparado com o estado da arte em propostas de lógica assíncrona segura, o custo em área mostra-se inferior ou no pior caso compatível, demonstrando que a proposta é uma alternativa interessante de solução para neutralizar ataques SCA.
URI: http://hdl.handle.net/10923/1497
Aparece en las colecciones:Dissertação e Tese

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