Por favor, use este identificador para citar o enlazar este ítem: http://hdl.handle.net/10923/1703
Tipo: masterThesis
Título: Projeto e prototipação de interfaces e redes intrachip não-síncronas em FGPAs
Autor(es): Pontes, Julian José Hilgemberg
Orientador: Calazans, Ney Laert Vilar
Editor: Pontifícia Universidade Católica do Rio Grande do Sul
Programa: Programa de Pós-Graduação em Ciência da Computação
Fecha de Publicación: 2008
Palabras clave: INFORMÁTICA
REDES DE COMPUTADORES
ARQUITETURA DE REDES
CIRCUITOS ASSÍNCRONOS
FPGA
Resumen: The evolution of deep submicron technologies allows the development of increasingly complex Systems on a Chip. However, this evolution is rendering less viable some well-established design practices. Examples of these are the use of multipoint communication architectures (e. g. busses) and designing fully synchronous systems. In addition, power dissipation is becoming one of the main design concerns due e. g. to the increasing use of mobile products such as PDAs, mobile phones and laptop computers. An alternative to overcome the design practices becoming unviable is adopting Networks on Chip (NoCs) communication architectures supporting globally asynchronous locally synchronous (GALS) system design. This work has as main goal the development of features to support the design of GALS systems in FPGAs devices. The selection of FPGAs as target architecture occurred because several of these commercial devices already contain features supporting the design of GALS systems, such as the availability of multiple independent clock domains. Also, FPGAs are used in many scenarios as an important verification step in the design of complex integrated circuits. This works explores three development axes for enabling GALS design in FPGAs. Each one led to its own set of usable, practical results. First, there is the proposition and design of a macro block library of asynchronous devices for FPGAs. The cells of this library can be used to create compact and efficient non-synchronous modules in FPGAs. Second, after comparing a set of approaches for developing asynchronous interfaces in FPGAs and ASICS, the SCAFFI family of asynchronous interfaces was proposed. SCAFFI allows that modules operating in distinct clock domains interconnect to each other seamlessly. Third, two NoC routers supporting the GALS systems were proposed and validated: Hermes GALS (Hermes-G) and Hermes GALS Low Power (Hermes-GLP). The Hermes-GLP router, besides supporting the development of GALS systems, takes advantage of the GALS design style to reduce power dissipation in the routers. The way to achieve this is to add frequency switching mechanisms to the latter. Some circuits have been employed as case studies to validate the two first development axes, including an RSA cryptography core and combinational and pipeline multipliers. The most relevant strategic contribution of this work is the generation of a basic infrastructure for the design of GALS systems in FPGAs.
Devido à evolução das tecnologias submicrônicas, hoje é possível o desenvolvimento de sistemas cada vez mais complexos dentro de um chip. Entretanto, esta evolução está inviabilizando algumas práticas de projeto tradicionais. O uso de comunicação intrachip multiponto, exemplificada por arquiteturas de barramento, e o desenvolvimento de sistemas completamente síncronos são exemplos destas práticas. Adicionalmente, a dissipação de potência está se tornando uma das principais restrições de projeto devido, por exemplo, ao aumento do uso e relevância de produtos baseados em baterias como PDAs, telefones celulares e computadores portáteis. Uma alternativa para superar estas práticas de projeto que estão perdendo viabilidade é a utilização de redes de comunicação intrachip que dêem suporte ao desenvolvimento de sistemas globalmente assíncronos e localmente síncronos (GALS). Este trabalho tem como principal alvo o desenvolvimento de suporte para o projeto utilizando o paradigma GALS em FPGAs. FPGAs foram selecionados como arquitetura alvo porque dispositivos comerciais atuais já possuem parte da infra-estrutura para dar suporte a sistemas GALS, incluindo múltiplos domínios de relógio em um único dispositivo. Também, FPGAs são dispositivos essenciais na etapa de verificação de projetos complexos que serão mais tarde sintetizados como circuitos integrados dedicados. Ao longo do trabalho, três eixos de viabilização de projeto GALS em FPGAs foram abordados, cada um gerando resultados práticos. Primeiro, foi proposta e desenvolvida uma biblioteca de macro blocos para dar suporte ao projeto de dispositivos assíncronos em FPGAs de forma compacta e eficiente. Segundo, após uma fase de comparação de interfaces assíncronas sugeridas na literatura para FPGAs e ASICs, foi proposta e validada SCAFFI, uma família de interfaces assíncronas para comunicação de módulos síncronos com relógios distintos. Terceiro, dois tipos de roteadores de redes intrachip com suporte para o projeto de sistemas GALS foram propostos e validados: Hermes GALS (Hermes-G) e Hermes GALS Low Power (Hermes-GLP). O roteador Hermes-GLP, além de dar suporte ao desenvolvimento de sistemas GALS, aproveita as características desse estilo de projeto para reduzir a dissipação de potência nos roteadores. Isto se dá através do emprego de mecanismos de chaveamento de freqüência internamente ao roteador. Alguns circuitos foram usados como estudos de caso para validar as duas primeiras estruturas propostas, exemplos sendo um núcleo de criptografia RSA e multiplicadores combinacionais e pipeline. A contribuição mais importante deste trabalho foi a geração de uma infra-estrutura básica para projeto de sistemas GALS em FPGAs.
URI: http://hdl.handle.net/10923/1703
Aparece en las colecciones:Dissertação e Tese

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